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Por favor, use este identificador para citar o enlazar este ítem: http://rid.unrn.edu.ar/handle/20.500.12049/8006

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Campo DC Valor Lengua/Idioma
dc.contributorAbbate, Santiago-
dc.contributor.advisorRovaletti, Federico Tula-
dc.contributor.authorBértolo, Nicolás Luciano-
dc.contributor.authorJalil, Leandro Andrés-
dc.contributor.authorKromer, Tomás Martin-
dc.date.accessioned2021-11-16T14:44:37Z-
dc.date.available2021-11-16T14:44:37Z-
dc.date.issued2021-06-23-
dc.identifier.citationBértolo, N. L.; Jalil, L. N.; Kromer, T. M. (2021). Implementación de softcore RISC-V en FPGA. Trabajo final de grado. Universidad Nacional de Río Negro.es_ES
dc.identifier.urihttp://rid.unrn.edu.ar/handle/20.500.12049/8006-
dc.description.abstractThis final integrative project consists of the development of a softcore that implements the RISC-V instruction set (ISA) in an FPCA. The softcore implementation is based on a pipeline type architecture and the complete system contains support for devices, interrupts, DRAM memory and interconnection to an AMBA bus, AXI4. Two of the peripherals implemented are an Ethernet MAC and a 16550 UART based on a Xilins IP core for each. The platform is capable of running Zephyr, an RTOS (Real Time Operating System), for which a driver that handles the Ethernet MAC was implemented, and through this, it is capable of connecting to an IPv4 network, requesting an IP address and run a Telnet server on it. The work carried out in this project includes the implementation of an automated continuous integration system, for the execution of the necessary steps for the compilation, synthesis, implementation and verification of the development.es_ES
dc.language.isoeses_ES
dc.rights.urihttp://creativecommons.org/licenses/by-nc-sa/4.0/-
dc.titleImplementación de softcore RISC-V en FPGAes_ES
dc.typeTrabajo finales_ES
dc.rights.licenseCreative Commons Attribution-NonCommercial-ShareAlike 4.0 International (CC BY-NC-SA 4.0)-
dc.description.filiationBértolo, Nicolás Luciano. Universidad Nacional de Río Negro. Escuela de Producción, Tecnología y Medio Ambiente. Río Negro. Argentina.es_ES
dc.description.filiationJalil, Leandro Andrés. Universidad Nacional de Río Negro. Escuela de Producción, Tecnología y Medio Ambiente. Río Negro. Argentina.es_ES
dc.description.filiationKromer, Tomás Leandro. Universidad Nacional de Río Negro. Escuela de Producción, Tecnología y Medio Ambiente. Río Negro. Argentina.es_ES
dc.subject.keywordSoftcorees_ES
dc.subject.keywordRISC-Ves_ES
dc.subject.keywordSegmentación - Pipelinees_ES
dc.subject.keywordAMBA – Arquitectura de bus de microcontrolador avanzadaes_ES
dc.subject.keywordFPGA – Hardware programable de alta velocidades_ES
dc.subject.keywordISA – Set de instruccioneses_ES
dc.subject.keywordSegmentation - Pipelinees_ES
dc.subject.keywordAMBA - Advanced Microcontroller Bus Architecturees_ES
dc.subject.keywordFPGA - High Speed Programmable Hardwarees_ES
dc.subject.keywordISA - Instruction Setes_ES
dc.type.versioninfo:eu-repo/semantics/submittedVersiones_ES
dc.subject.materiaIngeniería, Ciencia y Tecnologíaes_ES
dc.origin.lugarDesarrolloUniversidad Nacional de Río Negro Sede Andina Barilochees_ES
dc.description.resumenEste proyecto final integrador consiste en el desarrollo de un softcore que implementa el conjunto de instrucciones (ISA) RISC-V en un FPCA. La implementación del softcore está basada en una arquitectura de tipo pipeline y el sistema completo contiene soporte para dispositivos, interrupciones, memoria DRAM e interconexión a un bus AMBA, AXI4. Dos de los periféricos implementados son una MAC Ethernet y una UART 16550 tomando como base un IP core de Xilins para cada uno. La plataforma es capaz de correr Zephyr, un RTOS (Sistema operativo de tiempo real), para el cual se implementó un driver que maneje el MAC Ethernet, y a través de este, es capaz de conectarse a una red IPv4, solicitar una dirección de IP y correr un servidor Telnet en ella. El trabajo llevado a cabo en este proyecto incluye la implementación de un sistema de integración continua automatizado, para la ejecución de los pasos necesarios para la compilación, síntesis, implementación y verificación del desarrollo.es_ES
dc.type.subtypeTrabajo final de gradoes_ES
Aparece en las colecciones: Ingeniería Electrónica


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